Armonk (USA) – Una delle strade seguite dai produttori di processori per incrementare le prestazioni dei chip tradizionali è quello di ottimizzare il numero di operazioni eseguite per singolo ciclo di clock attraverso architetture multithreading capaci di svolgere più task contemporaneamente. Queste tecnologie rivestono per l’industria un ruolo fondamentale: migliorare il multithreading significa infatti frenare la crescita dei megahertz e allungare la vita ai chip di silicio.
IBM, che con il Power4 è stata fra le prime a commercializzare un processore multi-core capace di operare come due CPU indipendenti, ha ora svelato un progetto che la porterà a sviluppare, insieme all’Università del Texas, una nuova generazione di processori capaci di elaborare, su di un singolo chip, una quantità di istruzioni oggi tipicamente gestita dai supercomputer.
Lo sviluppo di questa nuova architettura di elaborazione, denominata TRIPS (Teraops Reliable Intelligent Processing System), verrà in parte finanziato dalla DARPA (Defense Advanced Research Projects Agency) con una somma di oltre 11 milioni di dollari.
Alla base della tecnologia TRIPS c’è lo schema di esecuzione delle istruzioni chiamato “block-oriented execution”, per certi versi simile a quella Very Long Instruction Word (VLIW) sviluppata da IBM negli anni ’80, che permette ad un chip di eseguire simultaneamente grandi blocchi di istruzioni per ciclo di clock. La capacità di “macinare” un numero elevato di operazioni per ciclo di clock risiede, nel caso di un chip TRIPS, nella possibilità di dividere l’elaborazione fra più unità di calcolo differenti integrate sullo stesso chip e controllate via software. Questo, secondo IBM, renderà i futuri supercomputer più scalabili e meno costosi e permetterà ai produttori di risolvere buona parte dei problemi legati alle elevate frequenze di clock oggi raggiunte dai chip tradizionali.
IBM prevede, per il 2010, di costruire una CPU multi-core contenente unità per il calcolo in virgola mobile e la gestione della memoria in grado di eseguire, con “soli” 10 GHz di clock, mille miliardi di calcoli in virgola mobile per secondo. Ma per vedere la tecnologia TRIPS all’opera non bisognerà attendere tanto: già entro la fine del 2005 Big Blue e l’istituto texano hanno in progetto di rilasciare un primo prototipo di processore TRIPS integrante quattro core operanti a 500 MHz: ogni core sarà in grado di elaborare 16 operazioni per ciclo di clock per un totale di 32 miliardi di istruzioni al secondo.
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